先進技術分享：Basics of BSPDN

半導體產業進入2nm時代，要延續摩爾定律，各種技術路綫持續浮出展現！
晶背供電 （BSPDN） 技術成爲台積電 （TSMC） 與英特爾的競爭焦點。 TSMC將於2026年下半年A16節點推出超級電源軌（SPR）技術，該技術采用晶背直通電晶體方案，直接從背面通電源/汲極，可以最大化晶片的密度與能效，緩解IR壓降與熱耗； 雖然該技術風險較高，但性能領先。
Intel則於2025年20A節點引入 Power Via ，早在Intel發展Intel 4製程節點的時候，就開始導入與測試電晶體側面供電，提供適中的晶片性能提升與降低製程複雜度，可以幫助Intel短期搶佔市場商機。
但是TSMC的SPR優勢或迅速逆轉，尤其是目前Intel處于産能瓶頸的不利局面之下。
SPR與 Power Via 的核心與關鍵製程在于鍵合技術：兩者均需晶圓背面薄化後，將鍵合電源層與邏輯層進行鍵合，在各種鍵合製程的選擇上，表面活化鍵合（SAB：Surface Active Bonding ）技術發揮關鍵作用—SAB通過室溫表面電漿活化形成高强度共價鍵，可以提升對準精度與鍵合穩定性，確保電源直通邏輯層無介面缺陷，避免漏電與熱斑，助力BSPDN良率與可靠性。
青輝半導體Seiki semi提供真空互聯型SAM-300 LTHVM設備，具有超高真空（UHV：Ultra- High Vacuum）表面活化後低溫鍵合的功能，在真空下互聯PVD鍍膜與電漿表面活化腔體，可以讓异質鍵合介面缺陷更低，確保元件性能的穩定性。

Basics of BSPDN
「先進製程晶背供電技術：TSMC (Super Power Rail) vs. Intel (Power Via)」
TSMC將在2026的下半年推出A16節點，會和Intel 18A-P在類似的時間點 (但Intel有可能放棄或延後)。其中，TSMC A16最主要會增加的技術，就是Super Power Rail (SPR)。
Super Power Rail算是Backside Power Distribution (晶背供電技術) 的其中一類製程。不過，它有什麼特別之處呢？
另外，它和Intel的Power Via製程，有什麼不同呢？
今天就來聊一下接下來晶背供電技術的可能發展，以及TSMC和Intel晶背供電技術的比較。
▌Backside Power Distribution的製程做法
Backside Power Distribution，顧名思義，就是將原本在晶圓正面的供電線路，移到晶圓背後去。
由於將供電直接移到晶圓的背後，直通電晶體，不需要像在晶圓正面一樣通過層層線路，因此，對於降低晶片能耗有很大的幫助。

為了讓後面TSMC和Intel的製程比較講解比較方便，我們稍微先解釋一下Backside Power Distribution的製程做法。
Backside Power Distribution 的製程其實有好幾種做法：
A. 透過正面的Metal 層通電：從晶圓背後供電，但仍然會通過晶圓正面的前幾層金屬導線，再通電到電晶體：好處是製程較簡單，但幫助電晶體密度提升較小。
B. 電晶體側面供電：從晶圓背後供電，但從電晶體側面直接通電，不經過晶圓正面導線：較A. 能夠提升更多電晶體密度，但製程稍微複雜一點。
C. 晶背直通電晶體供電：從晶圓背後供電，直接通到電晶體：三種做法中能夠最大的提升電晶體密度，但製程也是最複雜的。
▌TSMC 的Super Power Rail (SPR)
TSMC 在2024/7/18 的法說會對於他們的Super Power Rail 是這麼形容的：
“TSMC's SPR is innovative, best-in-class backside power delivery solution that is the first in the industry to incorporate a novel backside contact scheme to preserve gate density and device with flexibility.”
因此，我們由TSMC 公開出來的資料和Technology Symposium 對SPR 的圖示可以判斷，TSMC 的 Super Power Rail 很有可能是直接採取C. 的做法 (晶背直通電晶體供電)。

晶背直通電晶體的做法可以最大程度的提升性能和電晶體密度，製程也是最複雜的。因此，採取這種製程相對於其他方式來說，風險會較高一點。
▌Intel 的PowerVia
Intel 在2023 年的幾個event 都已經有分享他們對Backside Power Distribution(Intel 稱作PowerVia) 的做法和時程。
相對於TSMC，Intel 選擇在2025 年的20A 就放上PowerVia。
而且，為了避免20A 上同時有兩個不同的新科技RibbonFET (也就是GAA)、PowerVia 讓整個製程的Debug 變得太困難，Intel 選擇在Intel 4 上面就去測試PowerVia 製程。
在Intel 4 上面去測試PowerVia 的好處是Intel 可以拆開新技術發展的複雜度，各個擊破。
不過，也是因為這樣的關係，Intel 的PowerVia 合理的選擇了稍微較不複雜的電晶體側面供電的方式 (前面的B. 方案)。
B 方案 (電晶體側面供電) 的好處是它提供了不錯的性能改善，而且製程不會那麼複雜，且有機會搶在TSMC 之前提供這樣的方案。

不過，如果2026 H2 台積電推出性能更好的Super Power Rail 時，Intel 的短暫優勢可能就會消失。
(但以Intel 目前的製造能力，要有優勢其實很難。)
▌半導體先進製程接下來的發展
因此，我們會發現，先進製程的發展在2nm 以後，為了解決微縮會有的漏電流問題，所有半導體廠都導入了新的架構，如Nanosheet。
另外，為了解決晶圓正面供電 (傳統的方式) 造成的過高能耗和發熱，大家也都選擇在類似的節點導入Backside Power Distribution 晶背供電技術。
不過，由於量產最後看的還是製程最後的性能與良率，因此，最終的決勝點還是在哪家半導體廠能在製程複雜度、良率、性能和成本之前，達到最好的平衡。
而Nanosheet 和Backside Power Distribution 的製程，也會再被持續的優化幾代，然後再往下一個製程架構邁進。
前面我們分析了TSMC 和Intel 在晶背供電技術上面的Roadmap 和技術比較。
大家可能會發現，要做這種比較之前，其實是需要對先進製程有很好的熟悉度，才能根據TSMC 和Intel
所提供的文件，去觀察一些在製程上的細微差異，並由此對於他們的製程技術、Roadmap 和策略決定有更好的了解。